今回開発した新技術は、４ギガビットＤＲＡＭに不可欠となる低消費電力化、 メモリチップの小形化のための技術で、１Ｖの低電圧動作時でメモリチップ全体 の消費電力が従来技術を用いた場合の３００ｍＷに対して１５０ｍＷ以下、４ギ ガビットＤＲＡＭで採用される０．１１ミクロンから０．１３ミクロンの微細加 工技術を用いた場合、セル面積が０．１平方ミクロン以下の実現を目指すものです。

　ＤＲＡＭにおいては、メモリ容量の大容量化や微細化の進展による世代交代と ともに、開発費や量産のための設備投資額がますます大きくなってきています。
　このため、研究開発部門においても効率的なＤＲＡＭの開発がますます求めら れており開発初期の段階から低コストで量産性に優れた高性能ＤＲＡＭを実現で きる要素技術の開発に取り組むことが一層重要になってきています。
　また、４ギカビットＤＲＡＭの量産化が予想される２１世紀においては、マル チメディア技術の進展にともない、ノートブック形パソコンなどの携帯形情報端 末向けに大量のＤＲＡＭが使われると期待されており、このような用途に適した 低消費電力で、低コスト、省スペースを実現できるＤＲＡＭ需要が主流になると 見込まれています。　　　　　　　　　

　当社は、研究開発の効率化とともに、将来予測されるニーズに適したＤＲＡＭ を実現するため、微細化の進展に基づいた従来技術の改良、発展にとどまらず、 メガビットＤＲＡＭにはなかった新たな低消費電力化技術やメモリセルの小形化、 低コスト化技術など、ギガビットＤＲＡＭに必要なさまざまな要素技術の開発を 積極的に進めてきています。　　　　　　　
　今回開発した新技術は、４ギガビットＤＲＡＭの実現に向けた重要な要素技術 の一部となるもので、６月６日から京都で開催されているＶＬＳＩシンポジウム において発表を行います。　　　　　　　　

技術の特長

1. ビット線振幅の低減による動作時電流の削減

   　ＤＲＡＭの動作時電流の約１／３は、データの書き込み、読み出しを行う時に 使われるビット線の充放電電流として消費されています。
   　ＤＲＡＭでは、データの読み出しは基準電位とビット線電位との差を検知して、 “１”と“０”の情報を区別しており、書き込み時には基準電位よりＶcc高い電 圧にビット線を充電してキャパシタにデータ（“１”）を書き込んでいます。

   　新回路方式では、回路構成の工夫により、電流がビット線に流れるのと同時に 別のビット線（ダミービット線）に相補的に生じる電流を有効利用することで、 データの書き込み時にも、読み出し時にも回路的に従来に比べて２倍の信号増幅 が得ることができ、ビット線の振幅を従来に比べて１／４に低減してデータの書 き込みを行っても、読み出し時の信号量を減らすことなく、従来と同じ安定動作 を実現することができます。

   　このため、ビット線の充放電電流を従来の１／４に低減できるため、ＤＲＡＭ 全体の動作時の電流を従来に比べて約半分にでき、４ギガビットＤＲＡＭで使わ れることが予想される電源電圧の１Ｖの低電圧において動作時電流を１５０ｍＷ に抑えることが可能となりチップ全体として大幅な低消費電力化を図ることがで きます。　　　　　　　　　　　　

2. 待機時の電源を切ることなどによる低消費電力化

   　現在のＤＲＡＭでは、キャパシタに蓄積したデータを書き直すためのリフレッ シュ電流以外に、トランジスタなどのリーク電流やバイアス回路内の貫通電流と して、電流が消費されるため、データを保持しているだけの待機時もわずかなが ら常時電流が流れています。

   　今回の待機時の電源を切ることができる回路技術は、トランジスタのリーク電 流やバイアス回路内の貫通電流などの無駄な電流を削減し、低消費電力化を可能 にしました。電源の入切にともなって発生するノイズ対策として、キャパシタに 蓄積したデータにエラーが発生しないように耐ノイズ特性を向上させた回路方式 を採用しています。　　　　　　

   　さらに、ＳＯＩトランジスタを採用し、リークの発生源となるトランジスタの ＰＮ接合部の面積を低減することにより、リーク電流を削減し、リフレッシュ電 流の低減も可能になります。
   　このため、待機時の電流消費が少ない携帯形情報端末向けのＤＲＡＭを実現で きます。　　　　　　　　　

3. 世界最小のメモリセルの試作

   　ＤＲＡＭのメモリセルは、データ（電荷）を蓄積するキャパシタとデータの入 出力を制御してスイッチの役割をする１個のトランジスタとの２つの素子から構 成されています。現在のＤＲＡＭには、メモリセル内に２本のワード線と１本の ビット線が通過する折り返しビット線型と呼ばれるメモリセル配置方式が使われ ており、デザインルール（設計寸法をＦとした場合、理論上の最小セル面積は８ Ｆ2 となります。　　　　　　

   　今回の試作セルに用いた当社独自のメモリセル配置方式は、隣接するセルで１ 本のワード線を共有化させることで、メモリセル内に１．５本のワード線と１本 のビット線が通過するもので、理論的には従来の７５％に縮小できる６Ｆ2 の最 小セル面積が可能となっています。
   　０．２ミクロンのＣＭＯＳ微細加工技術を用いた試作セルは、ワード線とトレ ンチキャパシタとの間を自己整合的に形成するため、選択エピタキシャル成長技 術を採用することで、世界最小のセル面積０．２９平方ミクロンを実現しています。

   　このため、４ギガビットＤＲＡＭを製造した場合、周辺回路を含めたチップ面 積全体では従来の８Ｆ2 型に比べて約８０％にまで縮小することが可能になります。