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新形のトレンチ構造を採用した1ギガビットDRAMメモリセルの開発について

1995年12月12日

 当社は、メモリセル内でデータ(電荷)を蓄積するなどの役割を果たす キャパシタにおいて、当社独自のボトル形トレンチ構造(溝掘り形)を 採用することにより、従来のトレンチ構造と比較して約1.3〜1.5倍の キャパシタ容量を実現できる1ギガビットDRAMのメモリセルを開発しました。

 また、本メモリセルは、セル面積を従来の75%に縮小できる当社独自の 技術により、0.18ミクロンのCMOS微細加工技術を用いて世界最小の 0.228平方ミクロンを実現しています。

 DRAMは、世代ごとに容量が4倍に増えるのに伴い、チップ面積も増大する 傾向にありますが、微細加工技術などを駆使してメモリセルをより微細化する 必要があります。
 一方、セル面積を縮小しても、メモリセルを安定動作させるため微細なメモリセル 面積の中に十分なキャパシタ容量を確保する必要があります。現在、トレンチ キャパシタを用いたDRAMでは、シリコン基板に基板表面から底まで同じ直径の トレンチを形成し、上部をトランジスタの拡散層とプレート電位を分離するための 酸化膜、下部をキャパシタに用いています。
 この構造をギガビットクラスのDRAMに応用しようとすると、微細なメモリセル 面積の中で十分なキャパシタ容量を実現することが困難になります。

 当社は、当社独自のボトル形トレンチ構造を開発することにより、0.228 平方ミクロンの微細なセル面積でありながら、従来のトレンチ構造と比較して 約1.3〜1.5倍のキャパシタ容量を実現した1ギガビットの大容量DRAM用 メモリセルを開発したものです。

 従来のトレンチ構造は、一方向にだけ選択的に溝を掘ることができる リアクティブ・イオン・エッチング(RIE)技術を用いてトレンチ構造を形成し、 次にトレンチ上部にトランジスタの拡散層と基板のプレートの電位を分離するための 酸化膜を形成します。ボトル形トレンチ構造では、これに加えて、さらにケミカル・ ドライ・エッチング(CDE)技術を用いてトレンチ下部だけを等方に エッチングしてボトル形のトレンチを形成しています。

 半導体メモリの中でも最も大容量化が進んでいるDRAMは、3年で4倍の ペースで着実に大容量化され、21世紀初頭には1ギガビットDRAMが量産されると 予想されています。1ギガビットDRAMは、従来以上にチップコストおよび 設備投資額の負荷がかかると一般的に言われていますが、これらを低減するためには、 従来に比べて大幅なチップ面積の縮小が必要になります。

 DRAMのメモリセルは、電荷(データ)を蓄積するキャパシタとデータの 入出力を制御してスイッチの役割をする1個のトランジスタとの2つの素子から 構成されています。
現在のDRAMには、メモリセル内に2本のワード線と1本のビット線が通過する 折り返しビット線型と呼ばれるメモリセル配置方式が使われており、デザインルール (設計寸法)をFとした場合、理論上の最小セル面積は8F となります。

 当社独自のメモリセル配置方式は、隣接するセルで1本のワード線を共有化 させることで、メモリセル内に1.5本のワード線と1本のビット線が通過する 構成にしています。

 本メモリセルは、理論的には現在のDRAMメモリセル配置に比べ75%に 縮小できる当社独自のメモリセル配置方式6Fの技術を 用いることにより、0.18ミクロンのCMOS微細加工技術を用いて世界最小の 0.228平方ミクロンを実現しています。

 なお、今回の技術成果は、12月10日から米国ワシントンで開催されている IEDM(国際電子デバイス会議)にて発表する予定です。

従来のトレンチ構造 ボトル形トレンチ構造


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