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4ギガビットDRAMの実現に向けた要素技術の開発について

1996年6月13日

1ボルト以下でのDRAM動作を可能にする回路技術と光リソグラフィの限界を延長するセルアレイ技術を開発

 当社は、4ギガビットDRAMを実現する要素技術として、電源電圧1ボルト 以下で高速かつ低消費電力で読み出しを実現する回路技術と、メモリセル面積を 従来の半分にすることで光リソグラフィで 4ギガビットDRAMの製造を可能にするセルアレイ技術を開発しました。

 DRAMは、世代ごとに容量が4倍に増えるのに従い、そのチップサイズも 増大する傾向にあります。このため、微細加工技術を駆使することでメモリセルを より微細化することが求められて来ましたが、そのために問題点も発生しています。
 一つは、DRAMを構成する素子がより微細化されると、印可される電界を 緩和させるために電源電圧を下げねばならず、4ギガビットでは1ボルト以下に 下げる必要があります。しかし、従来の回路技術では1ボルト以下では読み出しが できない、または消費電力が大きくなりすぎるという問題がありました。
 さらに、微細なパターンを形成する光リソグラフィ技術が限界に達し、従来の メモリセル構成のままでは製造することが困難になります。

 現在、ギガビット世代のDRAMを実現するためには、さらなる低電圧化および メモリセルの縮小化への解決策が求められています。

 今回当社が開発した回路技術は、トランジスタに印可される電圧を2倍にすると 同時にビット線から放電された電荷を再利用することで、DRAMの1ボルト 以下での高速動作が可能になり、ギガビット世代への対応ができるようになると ともに、メガビット世代DRAMに適用することで、低電力のポータブル機器への 応用が広がります。
 また、従来横方向に並んでいたビット線を縦方向に積み重ねることで、メモリセル 面積を従来の半分にするセルアレイ技術を開発し、光リソグラフィの限界以下である 0.12ミクロン以下の加工寸法が必要であった4ギガビットDRAMを従来と 同じチップ面積で0.15ミクロンと、4ギガビットDRAMの光リソグラフィでの 製造を可能にするものです。

 なお、本技術については、6月15日からハワイで開催されるVLSI回路 シンポジウムにおいて発表を行う予定です。

 


新技術の特長


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