新製品の主な特長

  1. 2種類のゲート酸化膜を形成できるマルチオキサイド技術の採用により、 3.3ボルト/5ボルト両電圧の信号との接続が可能で、3.3ボルトと5ボルトの LSIが一つの基板上に混載しているシステムに最適です。

  2. 0.3ミクロンのCMOS2層/3層配線技術を用いており、内部動作が 3.3ボルトと低電圧動作であるとともに、ゲート遅延時間がTC223C」が 0.06ナノ秒、「TC223G/E」が0.07ナノ秒と高速動作を 実現しています。また、内部セルは、従来の「TC220シリーズ」とライブラリの 互換性があります。

  3. 標準セルや高速性を追求した高駆動力セルに加え、ゲート幅を従来の 4分の1から半分にした低消費電力タイプの標準セルを開発し、セル ライブラリとして新たにラインアップしています。低消費電力を実現できるセルの 採用に加え、消費電力を低減できるようにチップ内のセルの最適配置を自動的に レイアウト設計できる当社独自の設計手法(PNO:配置ベース回路最適化)を 用いていることも可能です。

  4. 設計環境として、入力波形も考慮したセルの遅延時間の算出を行うことにより 高精度な検証ができる非線形遅延モデルをサポートしています。また、隣接する 配線間の容量を抽出してシミュレーションを行うことにより、配線成分の 寄生容量による遅延時間計算の精度を向上させています。


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