プレスリリース (1997.5.29-2)3 | ニュース

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新製品の主な特長

ＣＭＯＳプロセス技術の設計基準を統一化することにより、６４メガビットＤＲＡＭなどのメモリや６４ビットのＲＩＳＣ、三次元画像処理用ＬＳＩなどを搭載したシステムＬＳＩを実現できます。たとえば、６４メガビットＤＲＡＭと５００万ゲートのロジック回路をワンチップに集積できます。
０．２５ミクロンのＣＭＯＳ微細加工技術（実効ゲート長０．１８ミクロン）や素子間の分離領域を縮小できるシャロウ・トレンチ形素子分離技術、５層アルミメタル配線技術の採用などにより、１平方ミリメートルあたり約３万５千ゲート（２入力ＮＡＮＤゲート換算）と、当社従来比約３倍（ＴＣ２２０シリーズとの比較）の高集積化を実現しています。新製品の搭載可能な最大ゲート数は、２入力ＮＡＮＤゲート換算で１０００万ゲート以上です。
セルの高さや配線を統一することにより、業界で初めてゲートアレイセルとセルベースＩＣセルの基本構造を同一にした「統合セルアーキテクチャ」を用いており、設計期間の短縮化や開発費のコストダウンなどが可能で、セルベースＩＣセルをゲートアレイセルに容易に置き換えることができるなど、フレキシブルなＡＳＩＣを実現することができます。
サリサイド技術により、素子の寄生抵抗や容量を低減するとともに、０．１８ミクロンの超微細化の実効ゲート長を用いることなどにより、当社従来比約３０％高速化しており、ゲート遅延時間４２ピコ秒を実現しています。
２．５ボルト／３．３ボルト両方の外部電圧の信号との接続が可能です。低電圧動作および微細加工技術により、消費電力は、２入力ＮＡＮＤゲート（低消費電力タイプ、ファンアウト＝１）で０．０６マイクロワット（１メガヘルツ動作時）を実現しています。
新製品に搭載可能なＶＳＩ（Virtual Socket Interface）準拠のコアセルのラインアップも拡充していきます。
- RISCプロセッサおよび周辺コア
  MIPS系RISCコアおよびG-バス仕様のDMAコントローラ、DRAMコントローラ、 ROMコントローラ、割込みコントローラ、タイマー、シリアルインタフェース(UART)、パラレルインタフェース、外部バスインタフェース
- CISCプロセッサおよび周辺コア
  オリジナルＣＩＳＣコア、およびDRAMコントローラ、割込みコントローラ、タイマ、シリアルインタフェース
- マルチメディアコア
  JPEGエンコーダ、JPEGデコーダ、MPEG2デコーダ、NTSC/PALビデオエンコーダ
- ネットワーク・通信コア
  Ethernet 10/100MHz MAC、Ethernet 100MHz PHY、155MHz CDR(クロックデータリカバリ)
- プロトコル制御コア
  IEEE1394リンク層コア、同物理層コア、IEEE1284コア、PCIコントローラ、 USBデバイスコントローラ、USBハブコントローラ、USBホストコントローラ、IrDAコア、 RMC(Rambusメモリーコントローラ)
- アナログコア
  PLL(～700MHz)、30MHz 8-10bit ADC、1MHz 10bit ADC、30MHz 9/10bit DAC、220MHz 8bit 3ch DAC
- メモリ
  高速(～300MHz)SRAM(1-ポート、2-ポート)、レジスタファイル(1W-1R、1W-2R、1W-3R、1W-4R、1W-8R、2W-2R)、大容量メモリ(～2Mbit 3トランジスタDRAM)、FIFO、CAM
- 高速I/O
  622MHz SCI-LVDS、SSTL-3(SDRAMインタフェース)、Direct RAC(1.6Gbps Rambus ASICセル)、PCI、AGP、USBなど
- ゲートアレイセルおよびスタンダードセル
  従来製品との互換性を維持しながら、低消費電力タイプから高負荷駆動タイプまで、豊富な駆動能力オプションを用意。統合セルアーキテクチャに基づき、ゲートアレイセルとスタンダードセルを自由に組合わせてご使用いただけます。
５層メタル配線のうち、内部回路の配線には最大４層まで使用し、最上層はフリップチップ実装のためのパッド配列と配線に使用します。フリップチップ実装を用いたＢＧＡパッケージで最大１２００ピンまでラインアップします。また、ＴＢＧＡ（テープＢＧＡ）やＴＡＢフラットパッケージおよびチップサイズパッケージも用意しています。
サポートするＥＤＡツールは、ケーデンス社のVerilog、メンターグラフィックス社のQuickHDL、シノプシス社のDesign Compiler、VSS、ビューロジック社のVCS,Motive、アイコス社のVoyagerCSXなどがあります。

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