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SOIウェーハ上におけるDRAMセル混載技術の開発について

2002年6月12日

SOI/Bulkハイブリッド構造により
高性能SoCに不可欠な混載DRAMを実現

 当社はSOI(Silicon on Insulator)ウェーハ上に、世界で初めて従来ウェーハ(Bulk)上に作製する場合と同等の性能をもつDRAMセルを作り、ロジック回路と混載する技術を開発しました。これにより、次世代ブロードバンド時代における高性能SoC(System on Chip)に不可欠な混載DRAMを実現することが可能になります。

 高性能SoCにおいては、超高速・広帯域のデータ転送に対応するため、大量のデータを高速処理するロジック回路と、大容量メモリを1チップ上に混載する技術が強く求められています。SOI技術では、トランジスタ素子とシリコン層の間に酸化膜が埋めこまれていることによってトランジスタ動作時のスイッチング特性が向上し、ロジック回路の高速化を実現できますが、DRAMセルではリーク電流が増大し、データ保持特性が劣化するなどの問題が起こるため、これまではSOIウェーハ上にDRAMセルを混載することは困難でした。

 当社は、SOIウェーハ上のSOI層及び酸化膜層を部分的に除去し、そこに最適な界面制御により安定的にシリコンを成長させる選択エピタキシャル成長(SEG=Selective Epitaxial−Si Growth)を行うことで、SOI/Bulkのハイブリッド構造を実現しました。今回、このウェーハ上に180nm世代の1メガビット混載DRAMを試作し、世界で初めてBulkウェーハと同等のビット良品の取得と、データ保持特性を実現しました。

 また、境界部の欠陥などによる集積度の劣化が起こらないことも確認しています。高性能が要求されるロジック回路をSOI部分に作成し、特性的にSOI上に混載することが困難なDRAMセルをBulk部分に形成させることで、高性能SoCを実現できます。今後、2005年度以降の65nm世代における実用化を目指していきます。

 本技術は、メモリとシステムLSIの融合を図るために4月1日付けで設立したSoC研究開発センター(本部:神奈川県川崎市、センター長:古山透)にて開発したものです。また、米国・ホノルルで開催されているVLSIシンポジウム(2002 SYMPOSIUM ON VLSI TECHNOLOGY)において本日(米国時間6月12日)発表します。

新たに開発したDRAMセル混載技術

新たに開発したDRAMセル混載技術


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