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世界初の65ナノメートル世代DRAM混載システムLSI技術の開発について

2002年12月3日

ブロードバンドにおける大容量データの高速処理を実現

株式会社 東芝
ソニー株式会社

 株式会社 東芝(以下、東芝)とソニー株式会社(同、ソニー)は、世界で初めて65ナノメートル(nm)世代のSoC(システム・オン・チップ)向けDRAM混載CMOS技術を開発しました。

 ブロードバンド時代では、動画像など大容量データの通信が増大しており、大量のデータを高速で処理するLSIが求められています。このため、1つのチップ上に高性能のマイクロプロセッサと、大容量メモリを同時に形成する技術への要求が増大しています。

 65nm世代のシステムLSI技術として両社は、(1)世界最速のスイッチングスピードの高性能トランジスタ、(2)世界最小の混載DRAMセル、(3)世界最小の混載SRAMセルなどを実現し、高性能マイクロプロセッサと大容量メモリを搭載できる次世代のシステムLSI技術を確立しました。

 なお、今回の成果については、12月9日から米国サンフランシスコ市で開催されるIEDM(国際電子デバイス会議)において、昨年の90nm世代に続き、両社共同で発表する予定です(論文名「65nm CMOS Technology (CMOS5) with High Density Embedded Memories for Broadband Microprocessor Applications 」)。

開発の背景

 90年代後半からのインターネット時代は、情報量と通信速度の増加をもたらしており、これによってLSIが単位時間に処理すべきデータ量は飛躍的に増加しています。この急速なデータの増大に対して高速でデータ処理するため、1つのチップ上に高性能マイクロプロセッサと、大容量メモリを同時に形成する技術への要求がますます強くなっています。
 東芝は、現時点で90nm世代を使ったDRAM混載システムLSIの量産技術を保有する世界で唯一の会社ですが、両社の共同開発により他社に先駆けてさらに微細化を加速させ、高速処理のトランジスタと混載メモリを実現する技術を確立しました。

開発の概要

 65nm世代のシステムLSI技術として、次の4つの技術を確立しました。

1. ゲート長30nm高性能トランジスタ
微細化の進む世代では、ゲート酸化膜の薄膜化にともなうリーク電流の増大を抑えることが課題となっていました。酸化膜には、プラズマを用いて窒化する技術の最適化を図ることにより、従来のSiO膜に対し、リーク電流を1.5桁減少させ、EOTが1.0nmの極薄酸化膜を実現しました。
また、ソース/ドレインの浅い接合実現のため、(1)シリサイドにはNiSiを採用、(2)不純物のイオン注入には超低加速イオン注入を導入、(3)不純物の活性化には低温スパイクRTAを採用、(4)オフセットスペーサ技術などの導入、最適化を図りました。これらによって100nA/um時におけるオフ電流のスイッチングスピードは、NMOSFETで0.72psec、PMOSFETで1.41psecが得られており、過去発表された論文の中で最高値になっています。
さらに、トランジスタのゲート電極のチャネル長を短くするため、パターン形成に既存のリソグラフィー技術であるArF Scannerを使用し、(1)パターンの解像度を上げるためにレベンソン技術を導入、(2)パターンを加工で均一に細くする技術を採用し、これらによってゲート長は量産適用技術では世界最小の30nmを実現しています。
   
2. 混載DRAMセル
データをブロードバンドに高速処理するためには、1チップにマイクロプロセッサと混載された大容量メモリが不可欠です。現在、大容量で混載を実現できるメモリは『DRAM』だけであり、高性能マイクロプロセッサと混載可能な「DRAM」はディープトレンチキャパシタ構造を使った『トレンチDRAM』のみとなっています。
東芝は、0.25micronm世代から過去4世代、高性能マイクロプロセッサとトレンチDRAMとの混載技術を提供してきており、現状では、90nm世代でDRAM混載製品の生産が可能な技術を保有する唯一の半導体ベンダーです。今回両社は、65nm対応の技術を開発、同世代では、さらに混載用DRAMメモリとしては世界最小の0.11micronまで微細化することにより256Mビット以上のメモリ容量を1チップ上のシステムに搭載することを可能としました。
   
3. 混載SRAMセル
SRAMは、SoC用にはメガビット以上の大容量が搭載されることは稀であるものの、データ処理用キャッシュメモリとして使用するため、メモリセルの微細化は重要です。両社は、トランジスタのゲート電極のパターニングに用いたレベンソン技術を用いて線状の加工を行い、それに続いてこの線状のゲート電極を別のリソグラフィー工程を使い分割する2重転写プロセスと、素子分離プロセスの最適化によって、65nm世代では面積0.6micronの世界最小のメモリセルサイズを実現しました。
   
4. 多層配線技術
システムの集積度を高めるためには最下層の1st Metalのピッチを縮小することがチップ面積を縮小する上で最も重要です。両社は、トランジスタのゲート電極加工に用いたリソグラフィー工程と同様に、既存技術であるArF Scannerを採用して開発を加速させた結果、ピッチを90nm世代に対し75%にシュリンクし、180nmを実現しました。


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