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新しいSoC設計プラットフォーム「UniversalArray」の開発について

2005年1月26日

 当社は、130nm以降の先端プロセスを用いたSoC製品において、従来のセルベースICの「高集積・低消費電力」という特性に「短い試作TAT」という特性を加えた新しい設計プラットフォーム「UniversalArray」を開発しました。当社では、このUniversalArrayを用いた130nm世代向けTC280ファミリーのサンプル出荷を2005年第1四半期から開始します。また、90nm世代向けTC300ファミリーについても受注を開始し、2005年第2四半期からサンプル出荷を行います。これらの製品では、既に発売されているセルベースICでサポートしているすべてのIPを使用することができます。

 UniversalArrayは、ロジック部の詳細レイアウト設計完了前に下地工程を開始することによって回路設計完了から試作サンプル出荷までの納期を同世代セルベースICの約半分に短縮することができます。また、品種展開や回路設計変更の際のマスク作成層を削減することにより、設計コストを削減しています。UniversalArrayは、セルベースICとほぼ同等の性能とチップサイズを実現しており、セルベースICとの共存によりSoC製品開発の幅広い対応が可能となります。

開発の背景

 130nm以降の先端プロセスを用いたSoC製品においては、高精度化に伴うマスク価格の高騰や搭載回路の大規模化による設計コスト増大などにより開発費が著しく増加しています。また、設計から試作までの開発TATも回路規模の増大と最先端の微細加工技術採用により長期化の一途を辿っています。
 当社は、これらの問題に対応するために、品種展開や回路設計の変更を低コストかつ短期間で実現可能なUniversalArrayを開発しました。

開発の背景

製品の特長

1. UniversalArrayを採用したTC280およびTC300ファミリーは、セルベースICファミリーで既に多くの製品実績のある130nm(ゲート長110nm)の「CMOS3」と、90nm(ゲート長65nm)「CMOS4」プロセスを採用し、更なるシステムの高速化・低消費電力化をサポートします。
2. 前世代エンベデッドアレイ(180nm)に比較し、TC280ファミリー向けでは(1)ゲート集積度で約2.5倍の高集積化、(2)ゲート当たり約20%の高速化、(3)ゲート当たり約50%の低消費電力化、を実現しています。TC300ファミリー向けではTC280ファミリーに対して、さらに2倍の高集積化、20%の高速化、50%の低消費電力化が可能となります。
3. セルライブラリとして、(1)コンパクトで自動論理合成に最適化した400セルを越える豊富なプリミティブセルのラインアップ。(2)I/Oセルは、チップサイズ最適化のLow‐Heightタイプと多ピン向けのStandard‐Heightタイプの2種類を用意していますので、多様なニーズに細かく対応できます。
4. SRAMコア、DRAMコア、搭載可能なIP、パッケージについては、TC280ファミリーで使用可能なものをすべてサポートしています。

 なお、この「UniversalArray」については、1月27日からパシフィコ横浜にて開催される「EDSフェア2005」にて展示を行う予定です。

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