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45nm世代向けLSI高性能化技術の開発について

2005年12月7日

株式会社 東芝
ソニー株式会社

 株式会社東芝(以下、東芝)とソニー株式会社(以下、ソニー)は、線幅45nm(ナノメートル)の微細加工プロセスによる高性能LSIの実現に必要な、素子の高速化技術と配線加工技術を開発しました。

 今回開発したのは、結晶格子のひずみを利用してトランジスタ素子の電流駆動能力を向上させる「ひずみシリコン」※技術と、多層配線の層間に用いるLow−k(低誘電率)絶縁膜に関する技術です。
 ひずみシリコン技術では、トランジスタ素子に応力加工を施す方式(ローカルひずみ)において、応力と膜厚の条件などを最適化したトランジスタ素子を開発し、電流駆動能力を約40%向上させました。また、応力層を全体に埋め込んだ基板を用いる別方式(グローバルひずみ)でも、結晶方位の選択による簡易で低コスト化に有利なプロセスや新しいトランジスタ素子構造の開発により電流駆動能力の約20%の向上を実現しました。
 Low−k絶縁膜では、材料特性に起因して膜内に水分が溜まりやすい課題に対し、加工時に水はけ効果のあるダミー配線を最適に配置して信頼性を向上させる技術を確立しました。

 半導体では、微細化に伴ってトランジスタの性能が向上することが知られています。しかし、45nm世代では、単に回路を微細化するだけで性能を向上させることは困難となり、新材料や新構造を取り入れた性能向上技術が必要となります。
 今回は、45nm世代向けの性能向上技術として有望なひずみシリコン技術、Low−k技術について実際に製品に適用するための諸条件を明らかにし、要素技術として確立したものです。今後両社は、さらに用途に応じた付加技術の開発や加工条件の最適化に取り組んでいきます。

 なお、今回の技術については、米国ワシントンで12月5日(現地時間)から開催されている半導体の国際学会、IEDM(International Electron Devices Meeting)において、3件の論文により発表しました(講演番号8.2、10.4、20.4)。
※注: バルク基板上で素子に応力を加える「ローカルひずみ」と応力膜を埋め込んだ基板を用いる「グローバルひずみ」の両方式を総称し「ひずみシリコン技術」と表現しています。

開発した技術の概要

1.ひずみシリコン技術
(1) トランジスタ素子上面にひずみを与える応力膜を形成して電荷キャリア(正孔と電子)の移動度を向上させる「ローカルひずみ」手法について、従来のトランジスタ単体での検証においては、応力膜が厚いほど性能が向上すると考えられていましたが、隣接素子との間隔が狭い通常の回路レイアウトでは、膜厚が一定の臨界値を超えると各素子に応力が伝わらないことが分かりました。
これは応力膜が厚すぎると、各素子を個別に覆うべき膜が隣接素子の膜と一体化して内部で応力が拡散してしまうためと考えられ、検証の結果、45nm世代の通常の回路レイアウトにおいては30nm程度の応力膜厚が最適であることを突き止め、この場合に電流駆動能力がnMOSで15%、pMOSはeSiGe※技術との組み合わせで60%向上し、平均で約40%向上を実現しました(講演番号10.4)。

ひずみシリコン技術

pMOSにはソース・ドレイン領域に圧縮応力を持つSiGeを埋め込んだ素子構造(eSiGe)を採用しています。なお、ひずみ応力の影響はnMOSとpMOSで異なることが知られ、nMOSには引っ張りひずみ、pMOSには圧縮ひずみを加えますが、今回の膜厚の最適条件はどちらにも共通で適用できるものです。

   
(2) ひずみシリコン技術を用いた別方式の性能向上技術として、基板全体にSiGeの圧縮応力膜を埋め込んだ特殊な基板(ひずみシリコン基板)を用いた「グローバルひずみ」技術の検証を行いました。
東芝・ソニー両社は既に、シリコン基板を45度回転して<100>方向で素子を形成することにより、結晶方位が変わる効果でnMOSとpMOSで応力膜を作り分けることなく、不純物注入の最適化などにより全体の性能を向上できる技術を開発しています。
今回、この技術を基本にひずみシリコン基板上でトランジスタ素子を形成し、さらにソース・ドレインとなるSiGe層を削った部分にエピタキシャル成長でシリコンを埋めるとより強い引っ張り応力が生じてnMOSの性能向上につながることを確認しました。これにより電流駆動能力が平均で約20%向上しました(講演番号20.4)。
※注: 電流駆動能力の向上:nMOS約15%、pMOS約25%

ひずみシリコン技術

2.Low−k技術
 45nm世代では、配線容量を低減するために多層配線の低誘電率(Low−k)絶縁膜にポーラス(多くの空孔を持つスポンジのような状態の)材料を導入する技術が有望視されています。ポーラス材料導入の課題の一つとして機械強度の低下がありますが、これについては65nm世代から適用している独自のハイブリッド構造の優位性を確認しています。さらに大きな課題として、ポーラス材料に吸着した水分により上下配線の連結部(ビア)が酸化し電気抵抗の増加や信頼性劣化が生じます。
 今回、ビア周辺の一定範囲に微小なダミー配線を高密度に配置する独自レイアウトを採用することにより、配線が形成される溝を通じて絶縁膜中の水分を逃がし酸化を防ぐ技術を開発、課題解決の目処が立ちました(講演番号8.2)。

Low−k技術

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