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65nm混載DRAMの低消費電力化技術の開発について

2006年2月9日

待機時電力を約1/8に低減

 当社は、65nm世代のシステムLSI向けに、混載DRAMの待機時における消費電力を約1/8に低減できる新技術を開発しました。

 DRAMの待機時消費電力を低減するには、データ保持に必要なリフレッシュ動作*1の頻度を減らすことが有効です。
 今回の技術では、不良セルを置き換える冗長(リダンダンシー)セルと、エラー訂正用のECC*2回路の採用によってデータの信頼性を高め、従来の1/8のリフレッシュ頻度でデータ保持が可能*3なため、混載DRAMの待機時消費電力の大幅な低減を実現しました。
 また、リフレッシュ頻度の低減は待機時にのみ適用するなど、制御アルゴリズムの最適化により、動作時の性能は従来同等に維持しています。

 DRAM混載のシステムLSIでは、混載DRAMセルの高速化とデータの信頼性確保、低消費電力化を同時に実現することが高性能化のための課題となっていますが、当社では、今回の新技術をシステムLSI高性能化の一手法として実用化を検討していきます。

 なお、今回の成果については、米国サンフランシスコで開催されているISSCC(国際固体素子回路学会)において発表を行いました。
*1 リフレッシュ動作:データを保持するため一定間隔ごとデータ更新を行うDRAM特有の動作。
*2 ECC:Error Checking and Correcting
*3 冗長セルとECC回路の搭載により、DRAM回路のエラー耐性を従来比100倍の150ppm (ppmは百万分率)に改善したことで、従来の1/8のリフレッシュ頻度でデータを保持すること が可能となり、今回これを待機時に適用して消費電力を低減しました。


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