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45nm世代 高性能システムLSIの量産技術を開発

2006年12月14日

株式会社 東芝
ソニー株式会社
NECエレクトロニクス株式会社

 株式会社東芝、ソニー株式会社、NECエレクトロニクス株式会社の3社は、45nm(ナノメートル)世代の高性能システムLSI向け量産技術を共同で開発しました。

 今回開発したのは、歪みシリコン*1やLow−k絶縁膜*2など、高性能化に必要な要素技術を最適に統合し、さらに高信頼性と両立するための詳細条件を確立した45nm高性能版プラットフォーム(基盤技術)です。
 トランジスタの性能は、最適な歪み加工により前世代より30%以上の高速動作を実現するとともに、安定動作に関わるゲート絶縁膜も高信頼性LSIの平均寿命とされる15年を大幅に越える寿命を確認しています。
 また、世界に先駆けて45nmLSIにNA1.0を超える液浸露光装置*3を適用したプロセス構築を行い、精度の厳しいSRAMメモリアレイ部で世界最小クラスのセルサイズ0.248μm2を実現しました。
 さらに、加工が困難とされる多層配線部分においても、約98%以上の高い配線歩留まりと十分な信頼性を確保するなど、量産に対応できるレベルの完成度を実証しています。

 3社では、45nm世代向けに高性能版と低消費電力版のプロセスを並行開発しており、今回の成果は高性能版の開発を基本的に完了した集大成といえるものです。3社は、低消費電力版のプロセスについても、2007年内の早期に開発完了を目指します。

 なお、今回の技術については、米国サンフランシスコで開催されている半導体の国際学会IEDM(International Electron Devices Meeting)において、本日(現地時間12月13日)発表しました(講演番号27.2)。

開発の概要

 今回開発した45nm高性能プラットフォームは、これまで開発した要素技術を統合し、その過程で様々な新技術・改善を盛り込み、高性能と高信頼性のバランスを踏まえて最適にしたものです。具体的には、次のような技術により構成されます。

1. 要素技術を基にした最適な加工条件等
 
(1) 歪みシリコン技術の最適化
  電荷キャリアの移動度を向上させる歪みシリコン技術について、トランジスタ上部での応力膜形成に加え、ソース・ドレイン部にも応力層を形成して歪み効果を高め、プロセスも最適化しました。これにより、トランジスタの駆動電流がnMOSで約20%以上、pMOSで60%以上向上し、全体として動作速度で30%以上の高速化を実現しました。

【適用した歪み技術と性能向上】
適用した歪み技術と性能向上
(2) 多層配線技術の最適化
 

配線容量の低減効果が高いポーラス状のLow−k絶縁膜を配線層とビア層にそれぞれに最適な材料で採用するとともに、埋め込み配線法で断面形状の制御性を高めたハイブイリッドデュアルダマシン構造を採用しています。この構造でプロセスを最適化したことにより、絶縁膜の実効誘電率(keff)が2.7と45nm世代で必要な性能を達成するとともに、製品レベルのテストチップにおいて98%以上の高い配線歩留まりと十分な信頼性を実証しました。

(3) その他
 

上記をはじめとして、デバイスの構造、加工条件等について全般的な最適化を行いました。

   
2. 超高NA液浸露光による高精度加工
   NA1を越える超高NAの液浸露光装置を45nmプロセスに適用し有効性の実証を行いました。その結果、LSI内部で最も加工精度の要求が厳しいSRAM回路について、コンタクトホール(配線層間の接続用に形成する穴)形成などを所望の寸法で正確に制御でき、これにより、実質的にすべての回路で問題の無いことを確認しました。
写真:

SRAMのコンタクトホール形成において、従来のドライ露光(左)では、ホール形状のばらつきが
大きいのに対し、超高NAの液浸露光(右)は、形状のばらつきがほとんどない。


(注)用語説明
*1 歪み(ひずみ)シリコン技術は、結晶格子の歪みを利用してトランジスタ素子の電流駆動能力を向上させるもので、素子に応力膜などを施す技術が主流です。MOSFETの種類に応じ、nMOSには引っ張りひずみ、pMOSには圧縮ひずみを加えます。
*2 Low−k絶縁膜は、LSI加工の内、トランジスタ形成後のバックエンドプロセスに当たる多層配線工程で、配線層間の寄生容量を低減するために用いるLow−k(低誘電率)の絶縁膜です。一般にLow−k材料は機械強度が弱く、加工が困難であると言われます。
*3 液浸露光技術は、回路パターンを高解像度に形成するため、露光装置の内部を液体で満たし、レンズのNA(開口率)が大気中の限界値である1を超えるレベルにまで向上させるものです。

 


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