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世界最小10nm台フラッシュメモリ素子の要素技術を開発

2007年12月12日

100ギガビット級大容量化に向け二重接合トンネル膜を採用


 当社は、100ギガビット級の大容量フラッシュメモリに向けた要素技術として、現在の4世代先に当たる10nm台世代の超微細加工を施したメモリ素子にまで対応可能な二重接合トンネル膜技術を開発しました。

 今回開発したのは、ゲート内に設けた窒化膜に電荷を蓄積し、記憶を保持するSONOS型素子構造の内、電荷の出し入れを制御するトンネル膜です。粒径1.2nmのSi微小結晶を薄い酸化膜(厚さ1nm)で挟んだ二重接合構造を作りこむことで、ゲート電圧によって膜の抵抗が大きく変化することを利用して、長時間記憶保持と高速書込消去の両立が可能なります。さらに従来のSONOS素子トンネル膜に比べ薄膜であることにより、素子の微細化が可能になります。

 新技術では、さらに窒化膜材料を従来のSiよりシリコン比率の高いSi10に変えて電荷の蓄積量を増やしたほか、チャネルの不純物濃度をはじめ素子構造全般の最適化を行い、10年以上の性能保持(3桁程度のオン・オフ電流比の維持)を実現しました。
 当社では、将来の微細化技術として、3次元セル構造などを含めた様々な候補を検討していますが、今回10nm台での動作を二重接合トンネル膜技術により確認できたことは大きな進展です。今後、将来的な微細化の有力技術として、更なる技術開発を進めます。

 なお、本技術については、米国ワシントンで開催中の半導体国際学会IEDM(International Electron Devices Meeting)において発表しました。

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