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32nm世代以降LSI向け3種類の高性能化技術を開発

2007年12月13日

メタルゲートなど主要課題に目処

 当社は、32nm世代の高性能LSI以降に必須とされる3種類の主要技術について、実用水準の性能や加工効率を達成し、米国ワシントンで開催中の半導体国際学会IEDM(International Electron Devices Meeting)で発表しました。
 今後、2010年度前半の量産開始を目指し、今回の3技術を有力候補として各種要素技術の改善や最適な統合に向けた開発を継続します。

 今回開発したのは、まず、32nmに導入する新要素のうち、電流制御用のゲート電極を金属化するメタルゲート、電流経路内の接触抵抗を抑える低抵抗コンタクトの新構造・加工技術です。
 LSIは、特性の違うnMOS、pMOSトランジスタを一対にしたCMOS素子を集積するため、両者の最適な作り分けが必要ですが、この2つの技術はその点も考慮した成果です。
 メタルゲートでは、nMOSとpMOSで別の金属を用いる複雑な加工の従来方式に替え、共通材料のニッケルを1:3の割合でpMOS側に多く導入した後、nMOSゲートの界面にアルミ二ウムを偏析させる仕上げ処理のみで同様の効果を得る簡易プロセスを開発しました。
 低抵抗コンタクトでは、通電を担うソース・ドレイン電極の金属材料と不純物拡散層のシリコン材料の接触抵抗がnMOS性能を特に制約する課題に対し、nMOS側で接触抵抗の生じる界面に異種金属を導入し接触抵抗を1/4程度にまで低減しました。ゲート同様、電極材料はnMOS・pMOS共通で、プロセスを簡易にできます。

 3つ目の成果として、シリコンの加工方向(基板の面方位)を変えて高性能化する技術の実用法を開発しました。シリコン結晶を斜めに切り出した(110)面のウェハーを用いると、通常の(100)面の場合よりpMOSを高速化できることが知られています。
 今回、詳細分析の結果、(110)面ではキャリア移動度とともにゲート電極の制御性を決める寄生容量が高くなることが判明し、埋め込みSiGe構造により0.6%程度の局所歪みと組み合わせた32nm世代の試作素子で約19%の高速化を達成しました。
 また、寄生抵抗などの影響を排した理想条件では処理速度が6倍程度高くなるなど、(110)面を用いた高性能化のメカニズムを詳細に示しました。

 今回の3種類の成果は、いずれも32nm世代トランジスタの重要課題の解決策として開発を着実に進展させるものです。今後当社は、各要素技術のさらなる改善や同種技術候補との比較検証と最適な統合を通じ、早期に32nmLSIの基盤技術として確立を目指します。

開発の背景と狙い

 32nm世代のLSI開発では、微細化で増大する電気抵抗を抑えながら高性能化するため、素子の材料や構造の変更、それに応じたプロセスの最適化など、高度な技術が必要となります。
 特に、32nmで新たに採用されるメタルゲート技術の確立や、寄生抵抗中の比率が格段に高まるコンタクト抵抗の低減、キャリア移動度向上に向けた構造的工夫などが急務とされており、今回の成果は、こうした重要課題解決に対し、個別の要素技術としては目処をつけるものです。

 なお、各要素技術については、複数の代替方式を検証した上で、最適に統合する必要があります。例えばキャリア移動度向上については、シリコン結晶面方位の変更やトランジスタへの歪み応力加工、あるいはその組み合わせが提案されており、今後全体最適化の観点で比較検証を行います。

開発の概要

(1)メタルゲート技術

 nMOSとpMOSではゲート電極に必要な仕事関数が異なるため、それぞれ異なる金属を用いて作り分ける方式(デュアルメタル)が有力視されていますが、各材料専用の加工が必要なため、プロセスが複雑で工程数が増える課題があります。
  これを解決するため、材料はニッケルシリサイドを共通に用いながら、導入比率の最適化などで作り分ける新プロセスを開発しました(IEDM講演番号20.1)。

 具体的には、nMOS、pMOSのゲート電極にそれぞれ1:3の割合でニッケルを導入し、ゲート材料のシリコンと化合させそれぞれNiSi、NiSiとします。
 その後、nMOSのみゲート絶縁膜の界面にアルミ二ウムを偏析させ、nMOS/pMOSそれぞれに適した仕事関数(4.3eV/4.85eV)に作り分けました。

 しかも、NiSi、NiSiの材料組成の違いに起因して、nMOS側のみ選択的にアルミニウムを注入できる(同じ加工でもpMOSにはアルミ二ウムが注入されない)ことを解明し、一度の成膜で済む簡易プロセスを実現しました。

 さらに、金属材料をニッケルからプラチナに変えると、nMOS用のアルミニウム効果を保持したまま、pMOS側の仕事関数を4.9eV程度に高められることも検証しました。


(2)低抵抗コンタクト技術

 32nm以降の世代では、金属化合物(シリサイド)で形成されるソース・ドレイン電極とシリコン拡散層の接触抵抗(コンタクト抵抗)がトランジスタ全体の寄生抵抗の大半を占め、特にチャネル抵抗が元来低いnMOS側で大きな性能制約要因となります。今回、これに対応した低抵抗化技術を開発しました(IEDM講演番号6.3)。

 接触抵抗は、金属とシリコンの接合に特有のショットキー障壁という物理現象に由来します。ショットキー障壁は金属材料固有の性質に依存するため、nMOSとpMOSでシリサイド材料を使い分ける(例えばエルビウム(Er)とプラチナ(Pt))提案がありますが、ゲート向けのデュアルシリサイドと同様、プロセスが複雑化し工程数が増える課題があります。

 この課題を解決するため、従来のニッケルシリサイドを継承しながら、nMOS側のニッケルシリサイドと拡散層の界面のみに異種金属を導入して接触抵抗を下げる「メタル偏析プロセス」を開発しました。検証の結果、導入する金属は、希土類金属のイットリウム(Y)などが適することを解明し、nMOSにおけるショットキー障壁を0.1eV低減することに成功しました。これは、接触抵抗をおよそ1/4に低減する効果に相当します。


(3)(110)面pMOS高性能化技術

 シリコンの結晶面方位を通常の(100)面から結晶格子の切り出し方を変えた(110)面を用いると、pMOSトランジスタを高速化できることが知られていますが、今回、性能向上要因の分析と32nm世代に適用した検証を行いました(IEDM講演番号11.2)。
 また、(110)面pMOS特性の詳細な測定を通じて、32nmでは通常面の場合に対し、6倍程度の性能差が生じることを示しました(IEDM講演番号28.3)。

 (110)面pMOSの高速化要因の分析により、従来から知られている高いキャリア移動度に加えて、ゲート容量も高水準にあると判明しました。ゲート容量が高いほど電荷キャリアをチャネル部により多く引き付けることができ、高速化(トランジスタのON電流の増大)につながります。32nm世代の微細pMOSトランジスタにシリコン格子歪み0.6%相当の圧縮応力を持つ埋め込みSiGe構造を組み合わせて19%の高速化を達成し、0.7Vの低電圧においても30%の性能改善を確認しました。

 また、微細化に伴う基板不純物濃度の増大とキャリア移動度の関係などについても研究を行い、32nm世代では、通常の(100)面を用いる場合に比べ(110)面の場合はpMOSの移動度が6倍高いことを解明しました。

 これは、寄生抵抗などの影響を排した理想条件では性能が6倍になることを示唆する結果であり、(110)面を用いた高性能化技術の高いポテンシャルを示すものと考えられます。

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