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ゲート集積度を向上させる設計レイアウトモデルの開発について

2008年6月19日

−45nm世代のCMOSロジックに適用、ゲート集積度を65nm世代の2.6倍に−

 当社は、次世代CMOSロジックのゲート集積度向上の課題であるトランジスタ性能の変動を抑制するため、設計レイアウトに起因する変動を設計段階で予測し、複雑なレイアウト形状にも対応可能なモデルを開発しました。本技術を45nm世代のCMOSロジックに適用することで、65nm世代の2.6倍のゲート集積度を実現しました。今回の成果は6月17日からホノルルで開催中の半導体国際学会「VLSIシンポジウム」で18日(現地時間)に発表しました。

 開発した技術は、個々のトランジスタ性能の変動要因のうち、設計レイアウト依存性などの予測可能な要因に着目し、その変動量を予測して設計段階で取り込むことで、トランジスタ性能の変動を吸収する設計環境を構築するものです。65nm世代では、ゲート長やゲート幅、素子分離領域からの距離(図1参照)がトランジスタ性能に影響を与える要因として考慮されてきています。今回、45nm世代で特有の要因とされる、ゲート間の距離や配線との接合部(コンタクト)の位置(図2参照)の影響などの設計レイアウトがトランジスタ性能に与える影響についても設計段階で考慮することで、トランジスタ性能の変動を吸収することが可能になりました。

 45nm世代以降のトランジスタは、微細化の進行に伴い、ゲート長が極めて短く、ストレス技術*1を多用しているため、応力変化に対応するレイアウト依存性が生じ、実際の設計レイアウトにおいてトランジスタ性能の複雑な変動が生じます。従来は、この変動に対して、設計マージンに計上した安全な設計や変動が大きくなるような設計を制約するなどの方法がとられていましたが、これらの方法では、ゲート集積度を犠牲にして変動を吸収しなければならず、ゲート集積度向上の課題となっていました。

 当社は、今回の成果を45nm世代のCMOSロジックの設計に適用することで、コスト競争力の一層の強化を図るとともに、システムLSIのさらなる高性能化に向けた技術開発を進めていきます。

*1 ストレス技術
トランジスタ性能の改善のために、ストレスを印加することでキャリアの移動度が向上する効果を用いた技術。ストレス膜をトランジスタの上に成膜したり、SiGeをトランジスタの両側に埋め込むことなどにより、トランジスタにかかるストレスを増減させる。

[ 図1:レイアウトによる依存 @(素子分離領域からの距離)]

[図1:レイアウトによる依存 @(素子分離領域からの距離)]

[ 図2:レイアウトによる依存 A(ゲート間の距離とコンタクトの位置)]

[図2:レイアウトによる依存 A(ゲート間の距離とコンタクトの位置)]

[ 図3:微細化と集積度の関係 ]

[図3:微細化と集積度の関係]
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