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40nm世代システムLSI向け低消費電力プラットフォーム技術の開発について

- 消費電力を65nm世代の50%以下に低減 -
2008年12月18日

 

 当社は、NECエレクトロニクス株式会社と共同で開発した45nm世代プロセス技術の成果をもとに、40nm世代の高性能システムLSI向けの低消費電力プラットフォーム技術を開発しました。本技術により、RFデバイスを含めた40nm世代のモバイル機器向けシステムLSIの消費電力を65nm世代と比較して50%以下に低減するとともに、トランジスタの集積度と性能の向上を両立させ、40nm世代のSRAMとしては世界最小サイズとなる0.195μm2を実現しました。

 

 今回確立したのは、多重フラッシュランプアニールの導入と拡散工程における最適な不純物注入、およびハフニウム添加絶縁膜の採用を中心としたプラットフォーム技術です。まず、フラッシュランプアニール注1を2回行うことで効率的に不純物を活性化させ、PMOSとNMOSそれぞれの性能向上を実現しました。次にインプランテーション注2の際に、ゲルマニウムに加え窒素を導入し不純物の拡散領域の拡大を抑制することでチャネル濃度の上昇を最小限にしました。また、トランジスタのゲート絶縁膜にハフニウム添加絶縁膜を適用し、しきい値電圧注3を上昇させることで、注入される不純物濃度の増大を抑制しました。さらに、DFM技術注4を適用することで、レイアウト依存性注5によるトランジスタ性能のばらつきを抑制しました。

 

 携帯機器市場では機器の小型化に伴い、低コストかつ低消費電力のシステムLSIが求められています。これらの要求に応えるためには微細化が必須とされていますが、それに伴うリーク電流の増大によりトランジスタ性能向上が困難になってきています。リーク電流を抑制するためにチャネル部に注入する不純物濃度が個々のトランジスタ性能とばらつきに大きな影響を与えることや、主にリソグラフィに起因するレイアウト依存性もトランジスタ性能のばらつきを増大させるなど、集積度と性能の向上の両立が課題とされています。

 

 当社は、本技術を用いた40nm世代の製品のサンプル出荷を2008年度第4四半期に行い、2009年度第2四半期から量産を開始することで、低消費電力技術を求める市場のニーズに応えるとともに、今後もシステムLSIの更なる高性能化に向けた技術開発を進めていきます。

 

 なお、今回の成果は、12月15日からサンフランシスコで開催中の半導体国際学会「IEDM(International Electron Device Meeting)」において17日(現地時間)に発表しました。 

 

注1  フラッシュランプアニール:不純物を活性化させるため、ウェハを瞬間的に高温に熱する工程。

注2 インプランテーション:チャネル部に不純物を注入・拡散する工程。

注3 しきい値電圧:トランジスタがオン状態になる電圧。しきい値電圧が高くなるとトランジスタ動作速度が遅くなる。

注4 DFM(Design For Manufacture) :製造プロセスで生じる問題点を設計段階で把握し、これを考慮して設計する考え方。

注5 レイアウト依存性:トランジスタのゲート間の距離などの位置関係が性能に影響を与える現象。

 

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