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低電圧LSIを実現するSRAM回路技術の開発について

32nmで試作、0.7V動作の不良率1/10000
2010年02月08日

  当社は、デジタル機器の消費電力削減に有効な低電圧LSIの実現につながる技術を開発しました。今回の技術は、低電圧化でネックとなるSRAMの動作不良を防ぐ回路技術で、SRAM内部の信号電位の最適制御により不良率を大幅に低減しながら、実用化の課題だった設計効率も改善しました。本成果については、米国で開催中の半導体国際学会ISSCCにおいて2月10日(現地時間)に発表します。

  LSIの低電圧化は、消費電力削減の非常に有効な手段です注1が、微細化の進んだ先端LSIでは、チップ上のSRAMの誤動作が、電圧を下げる際のボトルネックとなっていました。これは、SRAMが通常のロジック回路より小さな素子で作られ、特性ばらつきの影響を受けやすいため注2で、その対策が低電圧化の鍵となります。

  今回当社は、低電圧SRAMの性能向上技術として知られる動作アシスト技術(リードアシスト、ライトアシスト技術)の実用性を高めた新方式を開発しました。
  動作アシストは、SRAMの読み書き時にビット線・ワード線の電位を下げて動作マージンを広げる手法です。しかし、SRAMの容量やセル配列に応じ、負電位生成回路を構成するキャパシタの素子パラメータの調整が必要となるため設計効率が低下し、実用化の障壁となっていました。
  この課題に対し、新たに設けたビット線のレプリカ(複製)から、セル配列の寄生容量値をモニタし、それに応じて負電位生成の動作を最適化する新手法を開発しました。これにより、素子パラメータの調整が不要になり、メモリ容量やセル配列に応じたSRAM設計データをソフトウェアで容易に生成できるようになりました。

  これらの技術により、32nmプロセスによる試作LSIの電源電圧を通常比30%減の0.7Vにした時のSRAM不良率を、従来比1/10000に低減しました。SRAMの動作安定には、メモリセル一つ当たりの素子数を通常の6個より増やし、ばらつき耐性を向上させる手法もありますが、本技術では素子数は変わらずセル面積は増加しません。

  現在の先端LSIの動作電圧は1V程度であり、大幅な消費電力削減のためには一層の低電圧化が必要です。当社は、本技術を含めた低電圧LSI技術の開発をさらに進め、微細化による高性能化と低電圧動作による消費電力削減を両立したLSI製品の早期実現を目指します。

注1
LSIの動作時消費電力は電源電圧の2乗に比例することが知られ、例えば電源電圧1Vから0.7Vに3割低減すれば、消費電力をほぼ半減することができます。
注2
加工寸法の小さなトランジスタはしきい値電圧のばらつきが大きいため、それらから構成されるSRAMセルも特性が大きくばらつき、その影響は低電圧で顕著になります。

(参考)

1.本技術による回路構成

回路構成の図

(1)のBL(ビット線)レプリカの長さに応じて、(2)の負電位生成部の動作タイミングを自動的に決める仕組みを導入し、個別の素子パラメータ調整を不要にした。これにより、メモリ容量やセル配列に応じたSRAM設計データをソフトウェアで容易に生成できる。

2.本技術による不良率低減効果

不良率の低減を示す図

 

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