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立体構造トランジスタを用いた16nm世代以降のLSI高性能化技術の開発について

寄生抵抗低減によりオン電流を従来比75%向上
2010年06月15日

 当社は、16nm世代以降の超低消費電力・高性能LSIの実現に向け、トランジスタ構造の有力候補として検討されている立体構造トランジスタの「ナノワイヤトランジスタ」において、寄生抵抗を低減し、オン電流を従来比75%向上させ、世界トップレベルの電流量を実現する新手法を開発しました。本成果は、本日からホノルルで開催される半導体デバイスに関する国際会議「VLSI技術シンポジウム」で、17日(現地時間)に発表します。

 ナノワイヤトランジスタ(図1参照)は、トランジスタのチャネル部がナノメートル級の細いワイヤ形状のシリコンからなるトランジスタ(MOSFET)です。細線状のチャネルをゲートが取り囲むためにゲートによる制御性能が向上して、短チャネル効果によるオフ時のリーク電流の大幅な抑制が可能です。一方で、ゲート電極とソース・ドレインとの間の絶縁層(ゲート側壁)下に存在する細線状のソース・ドレイン領域において、寄生抵抗が増大し、オン電流が低下するという課題がありました。

 今回開発した構造(図2参照)は、この側壁下の細線領域を短くして寄生抵抗増加を抑制します。ゲート側壁加工の最適化によってゲート側壁を10nmまで薄くして、細線領域を約3分の1まで大幅に縮小しました。また、ソース・ドレイン電極上のみにシリコンをエピタキシャル成長させて体積を増加させる手法により、ソース・ドレイン電極の低抵抗化を実現しました。開発した手法を用いてn型トランジスタのオン電流を測定すると、従来の30nm厚のゲート側壁に比べて40%と大幅に向上しました。さらに、チャネル部分のシリコン層の結晶方位を従来の<110>方向からウエハ面上で45度回転した<100>方向にすると、n型トランジスタのオン電流が25%向上することも確認しました。
  この結果、オフ電流100nA/μmのもとでオン電流は従来比75%向上の1mA/μmを達成し、シリコンナノワイヤトランジスタのオン電流において世界トップレベルの電流量を実現しました。

 当社は今後、今回開発した技術を生かし、高性能で低消費電力のLSIの研究開発を行っていきます。なお、今回の研究開発の一部は、NEDOから受託したプロジェクト「ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発」の一環として実施したものです。

 

図1:シリコンナノワイヤの構造

シリコンナノワイヤの構造に関する画像

図2:今回開発した構造と従来構造との比較]

今回開発した構造と従来構造との比較に関する画像

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