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立体構造トランジスタの高性能化技術の開発について

歪み印加技術によりオン電流を従来比58%向上
2010年12月06日

 当社は、20nm世代以降の超低消費電力・高性能LSIの実現に向け、トランジスタ構造の有力候補として検討されている立体構造トランジスタの「ナノワイヤトランジスタ」において、歪み印加技術によってオン電流を従来比58%向上できることを実証しました。本成果は、12月6日から米国・サンフランシスコで開催される半導体デバイスに関する国際学会「IEDM 2010」で、8日(現地時間)に発表します。

 ナノワイヤトランジスタ(図1参照)は、トランジスタのチャネル部がナノメートル級の細いワイヤ形状のシリコンからなるトランジスタ(MOSFET)です。細線状のチャネルをゲートが取り囲む構造のためにゲートによる制御性能が向上して、短チャネル効果によるオフ時リーク電流の大幅な抑制が可能です。一方で、ナノワイヤトランジスタはオン電流が低く、当社はオン電流を向上させるための技術を開発しており、今年6月にはゲート側壁加工の最適化と結晶方位の回転によりオン電流を向上する技術を開発しましたが、さらなるオン電流の向上が必要でした。

 今回作製したトランジスタ(図2参照)は、トランジスタにおける性能向上技術である応力印加手法の1つであるストレスメモライゼーション技術(SMT)をナノワイヤトランジスタに適用しました。SMTでは、ゲート電極からチャネルに応力を印加することにより、ナノワイヤチャネルの結晶を歪ませます。これにより、チャネル中のキャリア移動度が向上し、オン電流を向上させます。今回作製したトランジスタでは、n型トランジスタのオン電流が、オフ電流100nA/mmのもとで従来比58%向上しました(図3参照)。今回の実験により、ナノワイヤ構造にした方がSMTの効果が増すことを確認し、ゲート電極からの応力印加がナノワイヤトランジスタにおいて有効であることを実証しました。

 今後当社は、今年6月に開発したゲート側壁加工技術と今回のストレスメモライゼーション技術を、より絶縁膜を薄くしたトランジスタに適用することにより、従来比で2倍以上のオン電流を実現するトランジスタの開発を目指します。

 なお、今回の研究開発の一部は、本研究の一部は、NEDOから受託したプロジェクト「ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発」の一環として実施したものです。

[ 図1:シリコンナノワイヤの基本構造 ]

ナノワイヤ基本構造図

[ 図2:今回作製したトランジスタ/SMTについて]

トランジスタ画像

SMT説明図

[図3:SMTによるナノワイヤトランジスタのオン電流向上]

SMTによるオン電流向上説明図 

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