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低消費電力を実現した新しいフリップフロップ回路の開発について

2011年02月21日

 当社は、モバイル機器等における消費電力削減につながる新しいフリップフロップ回路を、40nm CMOSプロセスを用いて開発しました。今回開発した回路は従来のフリップフロップ回路に対して、測定データ上では最大77%の低電力化を達成しました。また、この新しい回路を無線LANチップに適用した場合の解析では、従来のフリップフロップ回路を適用した場合に比べ、チップ全体で約24%の消費電力を削減できるという結果を得ました。

 フリップフロップ回路は、デジタル機器やモバイル機器等に搭載されるデジタルSoCでの演算処理過程で、一時的に1ビットのデータを保持する回路です。一般的なSoCでは、100,000個から10,000,000個のフリップフロップ回路が使われるなど、SoC設計上、重要な回路です。

 従来のフリップフロップ回路では、データの転送を行うためにクロックの正転信号と反転信号を用いる回路構成(クロック・バッファの領域を内蔵)が一般的で、データの変化が起きない場合でも、クロックに同期した電力が消費されていました。この電力消費の低減化をはかるため、SoCの低電力設計手法の一つであるクロックゲーティングの手法が広く適用されており、データの変化が起きない未使用のブロックに対するクロックを停止する手法が一般的です。しかしながら、この技術を用いても、フリップフロップのクロックあたりの出力データ変化率(アクティブ率)は5~15%にとどまり、動作電力を削減する余地が残されていました。

 今回開発した技術は、フリップフロップ回路そのものの低消費電力化を実現するものです。従来のフリップフロップ回路内にあったクロック・バッファをなくすことで、その動作に必要な電力の削減を図りました。一方、開発した回路構成では、クロック・バッファをなくしたため、データを書き込む回路と保持する回路の制御が不安定になる課題がありました。そこで、一つのnMOS素子と一つのpMOS素子を組み合わせた回路(Adaptive Coupling回路)を追加することにより、保持するデータの強さを自己適応で制御し、回路動作の安定化を図ることに成功しました。なお、今回、Adaptive Coupling回路を追加していますが、基本構成のシンプル化により、フリップフロップ回路全体での素子の数は24個から22個に減らせており、従来回路と比較してもセル面積の増加はありません。

 なお、本成果については、米国で開催中の半導体国際学会ISSCCにおいて2月23日(現地時間)に発表します。

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