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40nmCMOSロジックデバイスの特性ばらつきを低減する製造技術を開発

2011年06月15日

 当社は、40nmCMOSロジックデバイスの特性のばらつきを低減する実用的な製造技術を開発しました。同一ロット内のウェハー間で、あるいはロット間で発生する、ばらつきを制御するために、「フィードフォワード制御システム」を採用し、さらに同一ウェハー内のばらつきを制御するために、デバイス特性への影響が大きい工程について、工程ごとのウェハー面内での特性変動を打ち消すように最適化しました。本技術の採用により、CMOSロジックデバイスで特に重要な特性の一つである、しきい値電圧のばらつきを、46%低減させました。

 CMOSロジックプロセスはデバイスの微細化およびウェハーの大口径化が進行するに従い、求められる加工精度が高くなっています。量産製品では、個々のプロセスのばらつきを抑制するだけでは特性を目標値内に揃えることは困難で、これを解決する製造技術の開発が進められています。

 今回開発した技術は、同一ロット内及びロット間に発生するばらつきの抑制と、同一ウェハー内のばらつきの抑制に効果のあるものです。同一ロット内及びロット間のばらつきには「フィードフォワード制御システム」を採用し、デバイスの特性に与える影響の大きい工程の加工状況を測定し、その結果で以降の工程に反映して工程条件を調整し、特性のばらつきを補正していく方法を確立しました。また、同一ウェハー内のばらつきには、異なる工程での面内のばらつきを打ち消しあうように装置内でのウェハーの回転方向を最適化しました。40nmの微細加工レベルでは、単一工程の管理で実現できるばらつき改善のレベルは限界に近づいており、今回のように工程全体でばらつきを補正する製造技術は生産性改善に大きく貢献します。

 なお、本成果については、京都で開催中の国際学会VLSIシンポジウム2011において本日発表しました。

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