ニュースリリース

0.5Vから1.0Vの動作電圧に対応する混載SRAM回路技術の開発について

混載SRAMの消費電力を最大57%^注1削減し、セル不良率を100分の１に低減

　当社は、携帯機器などの消費電力削減に有効な、0.5Vから1.0Vの広い範囲の電圧で動作する混載SRAM回路技術を開発しました。今回試作したチップには動作電圧が変化してもSRAMが正常に動作できるように3種類の新しい技術を用い、同時にセル不良率の低減と高速化も実現しました。今回開発した技術は、40nm CMOSプロセスで2メガビットのチップを試作し、検証しました。なお、本成果については、韓国で開催中の半導体国際学会「A-SSCC2011」において11月16日に発表しました。

  今回開発したチップでは、電圧の変動および低い電圧下でも安定動作できるような３つの技術を搭載しました。
  モバイル機器向けLSIに用いられる混載SRAMはデータを格納するために必要な大量のSRAMセルを搭載しており、その個々の特性がばらついても安定した性能を実現することが求められます。また従来のSRAM技術ではワード線と呼ばれる選択信号でデータの読み出しや書き込みを行っていますが、トランジスタの閾値や温度、電圧といった動作条件が変動すると、SRAMセルが正常に動作する最適なワード線の電圧も変動します。今回、リアルタイムにSRAMセルの不良率を予測し、これらの動作条件が変化してもSRAMセルの記憶を保持できるようにワード線の電圧を自動的に設定する回路を新設しました。これによりセル不良率を従来比１００分の１に低減しました。なお、回路の新設により、従来行っていたワード線レベルの電圧をチップごとに設定する工程が不要となります。
  また、SRAMでは、センスアンプの起動タイミングを低電圧動作時の最も遅いセルに合わせてしまうため高速化を抑制されてしまうという問題がありました。今回、センスアンプの起動タイミングは電圧が高くなるほど早く設定できることから、各動作電圧時の最も遅いセルに起動タイミングを合わせる回路を搭載することで、どの動作電圧でも最適なタイミングでの起動が可能となりました。この結果、従来比18%^注2の高速化に成功しました。

  さらに、低電圧時には読み書きをする際にビット線にSRAMセルが影響されて誤作動するという問題がありますが、従来1本ずつ選択していたワード線を8本同時に選択し、同一データを読み書きすることで、利用できるメモリ容量を縮小する代わりに0.5Vという低電圧での動作が可能となりました。
  これらの技術により、広範囲の動作電圧に対応することができる混載SRAMを実現し、0.5V動作時に従来比最大で57％の消費電力削減を実現しました。

　今後、本技術の開発を加速し、携帯機器などの広範囲の電圧変化に対応できるLSIが必要とされる機器向けの製品への早期搭載を目指します。

注１　0.5V動作時（実効容量1Mbit）の消費電力と1.0V動作時（同1Mbit）の消費電力と比較
注２　1.0V、室温動作時

開発の背景と狙い

　スマートフォンやタブレットＰＣなどの携帯機器では、機器の進化に伴い、低消費電力化のニーズが高まっています。従来の機器では動作によらず一定の電圧を利用していましたが、近年、画像再生や音楽視聴などの動作に応じて動作電圧を変化させることにより総消費電力を低減するという手法が採用されるようになりました。このようなニーズに応えるため、LSIも広い動作電圧範囲で駆動することが求められています。
   一方で、微細化が進むにつれて、LSI内でキャッシュメモリなどに使われるSRAMは動作電圧が下がると安定的な動作を実現することが難しくなるため、低電圧でも安定動作し、かつ電圧変動に合わせて性能が最適化される技術が必要でした。今回開発した技術により、わずかな回路の追加で、低消費電力化と安定動作の両立を実現しました。

添付資料

• 別紙： 今回開発した技術の概要について[PDF: ２７４KB]