Japan

プレスリリース

プレスリリースに掲載されている情報(製品の価格/仕様、サービスの内容及びお問い合わせ先など)は、発表日現在の情報です。予告なしに変更されることがありますので、あらかじめご了承ください。最新のお問い合わせ先は、東芝全体のお問い合わせ一覧をご覧下さい。

CMOSパワーアンプの電力効率改善回路技術の開発について

世界で初めてCMOSパワーアンプに電波ひずみ低減回路を搭載
2012年02月20日

 当社は、携帯電話の電波の増幅に使用するCMOSパワーアンプの電波のひずみを低減する回路技術を開発し、世界で初めてCMOSパワーアンプに集積しました。本成果については、アメリカで開催中の半導体国際学会「ISSCC2012」において2月20日(米国時間)注1に発表します。

 CMOSパワーアンプは携帯電話の電波を遠くまで届けるための増幅に使われます。従来、電波状態を安定させるためのひずみ低減処理は演算量が多く回路が大きくなってしまうため、携帯電話用のパワーアンプに集積できませんでした。また、設置面積が限られているため外付け回路にもできませんでした。
 そこで、今回、当社は携帯電話が基地局から遠距離にある時のみ電波がひずむことに着目しました。パワーアンプからの出力パワーが0.2W以上となる時に限定してひずみ低減技術を作用させることで処理を単純化して回路を小さくし、世界で初めてCMOSパワーアンプへの集積を実現しました。

 ひずみ低減回路を集積したCMOSパワーアンプは、チップ上で自律的にひずみを低減でき、外部からの制御や演算が不要なので、パワーアンプ本体だけを置き換えるだけで良いという汎用性が特長です。さらに、電波状態の変動を自己制御することにより高い安定性を実現し、ひずみ低減を行わない場合注2に比べ、電力効率注3が1.4倍改善しました。

 今回開発した技術は、まず3G用CMOSパワーアンプから適用し、次世代通信への応用も検討します。また、本技術は、携帯電話の電波の増幅をより低消費電力で行うための技術の一つであり、当社は今後も周辺技術の開発を進め、高効率・小型のCMOSパワーアンプの実現、および製品への早期搭載を目指します。

注1
日本時間では2月21日。
注2
ひずみ低減の機能をオフにしたCMOSパワーアンプ試作チップとの比較。 
注3
外部環境等によりアンテナ特性が33%変動した状態で最も低効率の場合との比較。

開発の背景

 近年、無線通信の需要の高まりとともに、異なる周波数帯域で使われる様々な無線規格が実用化しています。パワーアンプは各無線規格に対し個別に必要なため、従来の化合物半導体よりも小型で集積しやすいシリコンCMOSパワーアンプが求められています。また、パワーアンプは携帯電話の中で最も電力を消費する部品の一つであり、連続駆動時間を延ばすために高効率化が求められています。そこで当社は、小型で電力効率の高いCMOSパワーアンプを実現するための技術を開発しました。

カテゴリー

プレスリリースに掲載されている情報(製品の価格/仕様、サービスの内容及びお問い合わせ先など)は、発表日現在の情報です。予告なしに変更されることがありますので、あらかじめご了承ください。最新のお問い合わせ先は、東芝全体のお問い合わせ一覧をご覧下さい。