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LSI・ストレージ

次世代CMOSイメージセンサ向けノイズ低減シミュレーション技術 ―製品開発期間を約2割削減―

2011年6月

概要

当社は、世界で初めて、次世代のCMOSイメージセンサの画質劣化の原因となるランダムテレグラフノイズの低減検討が可能なデバイスシミュレーション技術を開発しました。本技術を用いると、ノイズの原因究明や強度予測を実際にデバイスを作成することなく行い、最適構造・最適動作の検討が可能となります。実際にデバイスを試作する場合と比べて、製品開発期間が約2割削減できます。本成果は、京都で開催された2011 VLSI Symposiumで、2011年6月16日に発表しました。

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背景

微細化に伴い、電界効果トランジスタMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)からのノイズ成分であるランダムテレグラフノイズが大きくなり、電圧が変動しやすくなっています。電圧の変動はCMOSイメージセンサの画質劣化の原因です。新規の製品開発にはデバイスの構造などに応じ電流電圧特性をシミュレーションするデバイスシミュレータを用いますが、ランダムテレグラフノイズの原因となる電荷の動きは予測不可能なためシミュレーションできず、効率的にノイズを低減させることが困難でした。

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特長

絶縁膜中に欠陥(トラップサイト)を設け、ランダムテレグラフノイズの原因となる電荷がゲート絶縁膜中のトラップサイトに捕獲・放出されるメカニズムをモデル化することに成功しました。これにより、デバイスシミュレータにランダムテレグラフノイズを組み込むことができ、デバイス構造、バイアス条件、トラップサイト分布に応じた高精度ノイズシミュレーションが可能になりました。また、特定のトラップサイト分布では、回路動作を工夫すれば、さらにノイズ低減が可能であることがわかりました。今回、世界で初めて、プロセスおよび回路動作の両面からシミュレーションによるノイズ低減検討が可能となり、次世代の高性能CMOSイメージセンサを効率的に開発することが可能になりました。開発期間は、デバイスを試作する場合と比べ、約2割短縮できます。

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今後の予定

今後は、トラップサイトの分布やノイズ強度に関してさらに詳細な研究を行い、より高精度なシミュレータの開発を進め、早期実用化を目指します。また、本シミュレーション技術を他の半導体にも活用し、効率的にノイズの少ない高性能の製品を開発します。


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