また、本メモリセルは、セル面積を従来の７５％に縮小できる当社独自の 技術により、０．１８ミクロンのＣＭＯＳ微細加工技術を用いて世界最小の ０．２２８平方ミクロンを実現しています。

　ＤＲＡＭは、世代ごとに容量が４倍に増えるのに伴い、チップ面積も増大する 傾向にありますが、微細加工技術などを駆使してメモリセルをより微細化する 必要があります。
　一方、セル面積を縮小しても、メモリセルを安定動作させるため微細なメモリセル 面積の中に十分なキャパシタ容量を確保する必要があります。現在、トレンチ キャパシタを用いたＤＲＡＭでは、シリコン基板に基板表面から底まで同じ直径の トレンチを形成し、上部をトランジスタの拡散層とプレート電位を分離するための 酸化膜、下部をキャパシタに用いています。
　この構造をギガビットクラスのＤＲＡＭに応用しようとすると、微細なメモリセル 面積の中で十分なキャパシタ容量を実現することが困難になります。

　当社は、当社独自のボトル形トレンチ構造を開発することにより、０．２２８ 平方ミクロンの微細なセル面積でありながら、従来のトレンチ構造と比較して 約１．３～１．５倍のキャパシタ容量を実現した１ギガビットの大容量ＤＲＡＭ用 メモリセルを開発したものです。

　従来のトレンチ構造は、一方向にだけ選択的に溝を掘ることができる リアクティブ・イオン・エッチング（ＲＩＥ）技術を用いてトレンチ構造を形成し、 次にトレンチ上部にトランジスタの拡散層と基板のプレートの電位を分離するための 酸化膜を形成します。ボトル形トレンチ構造では、これに加えて、さらにケミカル・ ドライ・エッチング（ＣＤＥ）技術を用いてトレンチ下部だけを等方に エッチングしてボトル形のトレンチを形成しています。

　半導体メモリの中でも最も大容量化が進んでいるＤＲＡＭは、３年で４倍の ペースで着実に大容量化され、２１世紀初頭には１ギガビットＤＲＡＭが量産されると 予想されています。１ギガビットＤＲＡＭは、従来以上にチップコストおよび 設備投資額の負荷がかかると一般的に言われていますが、これらを低減するためには、 従来に比べて大幅なチップ面積の縮小が必要になります。

　ＤＲＡＭのメモリセルは、電荷（データ）を蓄積するキャパシタとデータの 入出力を制御してスイッチの役割をする１個のトランジスタとの２つの素子から 構成されています。
現在のＤＲＡＭには、メモリセル内に２本のワード線と１本のビット線が通過する 折り返しビット線型と呼ばれるメモリセル配置方式が使われており、デザインルール （設計寸法）をＦとした場合、理論上の最小セル面積は８Ｆ となります。

　当社独自のメモリセル配置方式は、隣接するセルで１本のワード線を共有化 させることで、メモリセル内に１．５本のワード線と１本のビット線が通過する 構成にしています。

　本メモリセルは、理論的には現在のＤＲＡＭメモリセル配置に比べ７５％に 縮小できる当社独自のメモリセル配置方式６Ｆの技術を 用いることにより、０．１８ミクロンのＣＭＯＳ微細加工技術を用いて世界最小の ０．２２８平方ミクロンを実現しています。

　なお、今回の技術成果は、１２月１０日から米国ワシントンで開催されている ＩＥＤＭ（国際電子デバイス会議）にて発表する予定です。

従来のトレンチ構造	ボトル形トレンチ構造