プレスリリース (1996.6.13-2)1 | ニュース

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新技術の特長

(1) １ボルト以下でのＤＲＡＭ動作を可能にする新プリチャージ方式

　現在、全てのＤＲＡＭで消費電流を低減し又大きな電流が流れることによる誤動作を防ぐため、メモリセルの接続されるビット線をデータを読み出す前に電源電位（Ｖｃｃ）の半分の１／２Ｖｃｃに充電する“１／２Ｖｃｃプリチャージ方式”を採用しています。しかし、この方式は読み出しを行うトランジスタに印可される電圧が半分の１／２Ｖｃｃになってしまうため低電圧では動作しないという問題がありました。
　また、ビット線を電源電位（Ｖｃｃ）に充電する方式を用いれば動作電圧は改善しますが、ビット線を放電する時に大きな電流が流れ、このため起こる誤動作と消費電力の増加が問題になります（図１参照）。

**図１　従来技術　単一電位プリチャージ**

　当社の開発した新プリチャージ方式は、メモリセルに接続されるビット線を２つの系統に分けて、片方を電源電位（Ｖcc）、もう片方を接地電位（Ｖｓｓ＝０Ｖ）に充電します（図２参照）。これにより読み出しトランジスタに印可される電圧は従来の１／２Ｖｃｃプリチャージ方式の２倍になり、低電圧でも高速な読み出しが可能になります。　一方、読み出し開始時にはこの２系統を接続し、電源電位（Ｖｃｃ）まで充電したビット線の電荷をＶｓｓ（０Ｖ）に充電したビット線に放電することにより、従来全て接地線に放電して捨てていた電荷を０Ｖのビット線電位を上げることに再利用します。放電するのは、２系統のうち半分である１系統のビット線だけになるため、消費電流は全てのビット線をＶｃｃに充電する方式に比べ約半分に低減できます。

**図2　新技術　ハイブリッドプリチャージ**

(2) ２層ビット線セルアレイ技術

　ＤＲＡＭのメモリセルは、データ（電荷）を蓄積するキャパシタとデータの入出力を制御してスイッチの役割をする１個のトランジスタとの２つの素子から構成されています。
　現在のＤＲＡＭには、１つのメモリセル内に２本並んだのワード線と１本のビット線が通過する折り返しビット線形と呼ばれるメモリセル配置方式が使われており、デザインルール（設計寸法）をＦとした場合、理論上の最小セル面積は８Ｆ２となります。

　今回開発したセルアレイ技術は、メモリアレイを２つのサブアレイに分けてあります。従来は１個のセンスアンプから平行して並んでいた２本のビット線を、それぞれ上下の２層に分け、かつ２つのサブアレイの別れ目で上のビット線を下に、下のビット線を上にクロスした構成にしています（図３参照）。メモリセルは基本的に下のビット線上でつながれており、片方のサブアレイではメモリセルがつながっていた下のビット線は、もう片方のサブアレイではメモリセル上を通過することになります（図４参照）。このため、メモリセルにおける２本のビット線を横方向に並べるのではなく縦方向に積み重ねて構成させ、メモリセルの横幅を半分にすることで、最小メモリセル面積を従来の半分の４Ｆ２にしています（図５参照）。

　今回開発したセルアレイ技術を採用し、最小メモリセルを４Ｆ２にすることで、４ギガビットＤＲＡＭを従来技術において０．１０５ミクロン加工技術を使った場合と同じチップサイズながら０．１５ミクロンルールでの設計が可能になり、このため従来不可能であった４ギガビットＤＲＡＭの光リソグラフィによる加工が可能になります（図６参照）。

**２層ビット線セルアレイのコンセプト**

**ＤＲＡＭセル面積のトレンド**

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