プレスリリース (2000.9.25-1)3 | ニュース

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新製品の主な特徴

ゲート長０．１１ミクロン（ＳＩＡの０．１３ミクロン・クラス）・東芝「ＣＭＯＳ３」プロセスの微細加工技術による論理ゲートでの処理高速化に加え、新たに最大７層Ｃｕ配線およびｌｏｗ－ｋ絶縁材料を採用することで配線部分での高速な信号伝搬効果が得られます。また、当社従来製品「ＴＣ２６０ファミリー」と比較し、(1)ゲート集積度で１．７倍の高集積化、 (2)ゲート当たりの信号伝搬速度で約３０％の高速化、(3)ゲート当たり約３０％の消費電力低減、を実現しています。
セルライブラリとして、(1)コンパクトで自動論理合成に最適なプリミティブセル・ラインアップ、 (2)標準セル・タイプとマルチプルVth高速セル・タイプの２種類の内部セル群、 (3)チップサイズ最適化Low-Heightタイプと多ピン向けStandard-Heightタイプの２種類のＩ／Ｏセル群を用意していますので、多様なニーズに細かく対応できます。
ＳＲＡＭコアは、高集積タイプ（１ポート&２ポート）と最大６００Ｍｈｚ動作可能な高速タイプ（１ポート&２ポート）までの計６種を、さらに４種のレジスタ・ファイル、最大１ＭｂｉｔのＲＯＭコアをサポートします。
当社が先行しているトレンチキャパシタ技術を採用したＤＲＡＭコアについても高速ページアクセスに最適なＳＤＲＡＭコア、高速ランダムアクセスに最適なＦＡＤＲＡＭコアの両タイプを順次用意しますので、通信・ネットワーク分野からグラフィックス・ストーレッジ分野まで幅広い用途に対応できます。
バックプレーン、ラインカード製品でのチップ間インターフェース用途のＳｅｒＤｅｓのほか、ＧｉｇａＥｔｈｅｒ，Ｆｉｂｒｅｃｈａｎｎｅｌ，ｓｏｎｅｔ、ＩＥＥＥ１３９４ｂなどの応用製品分野をカバーする各種高速Ｉ／Ｏセルを提供していきます。
メガゲート時代の大規模システムＡＳＩＣのデザインに対応した最新ＥＤＡ環境を整備し、 (1)階層設計手法とフル・チップ検証によるメガゲート設計、(2)論理合成からレイアウトまで一貫したタイミング・クロージャ－設計、 (3)２Ｄ／３Ｄ隣接配線効果を考慮した高精度設計、(4)ＩＲ－Ｄｒｏｐ，クロストーク等のシグナル・インテグリティー対応設計、を特長とする後戻りの少ないメガゲート対応統合的デザイン環境により、短期設計、最適化設計を実現します。
多層ＥＰＢＧＡ（３５２－６００ピン）、ＦＣ－ＢＧＡ（８００－２０００ピンクラス）、チップスケールパッケージＰＦＢＧＡ（１０９－２６５ピン）、ＴＢＧＡ（２５６－９６０ピン)など、高機能・高性能システムＬＳＩに対応する広範囲なパッケージを用意しています。

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