世界初の100ナノメートル世代低消費電力仕様SOC向けMOSFETの開発について 2001年12月5日
当社は、ソニー株式会社(以下ソニー)と共同により、世界で初めて100ナノメートル世代の低消費電力仕様SOC(System on Chip)向けMOSFET(MOS型電界効果トランジスタ)の開発に成功しました。当社は、本技術を用いて、次世代携帯電話向けにDRAMやアナログ回路を混載したシステムLSIの製品化を進めます。 第3世代以降の次世代携帯電話は、ブロードバンドでの情報通信が可能となることで多機能・高性能な端末となるため、(1)待ち受け状態での消費電力が少なく、(2)動画など大量のデータを扱うためDRAMが混載されており、(3)ベースバンド信号処理のためにアナログ回路が混載されていることが要求されています。 システムLSIは、デザインルールの微細化により、高速化と集積化を図ってきましたが、微細化が進むにつれオフリーク電流(待機時漏れ電流)の抑制が困難になってきています。今回開発した技術では、低消費電力仕様SOC向けMOSFETとして形成プロセスの最適化により、オフリーク電流を3ピコアンペア/マイクロメートル(ピコ=10-12)に抑えると同時に、スイッチングスピードでもCV/I=10.8ピコ秒の高性能を達成しました。この値は、オフリーク電流を前世代(130ナノメートル世代)と同等に抑えながら、パフォーマンスではそれを上回るものです。 なお、当社は今年5月から、ソニー株式会社と共同により、100ナノメートル、70ナノメートル世代のシステムLSIにおける最先端プロセス技術の開発を行っています。 また、今回の成果については、12月3日から米国ワシントン市で開催しているIEDM(国際電子デバイス会議)において、本日(米国時間12月4日)に、ソニーと当社が共同で発表しました(論文名「MOSFET Design of 100nm Node Low Standby Power CMOS Technology Compatible with Embedded Trench DRAM and Analog Devices」)。 開発の背景 最先端システムLSIにおいては、低消費電力化や高性能化などを実現する、次世代プロセスによる微細化、高集積化技術やプロセスにリンクした設計技術を開発することが必要となります。 当社は、すでに、100ナノメートル世代のブロードバンドネットワーク用高速動作仕様SOC向けMOSFETを開発しており(2001年6月開催のVLSIシンポジウムで発表)、今回開発した技術とあわせ、次世代SOCに必要な、高速動作と低消費電力の両方のプロセス技術を確立しました。 開発の概要 次世代携帯電話向けに、MOSFET形成プロセスについて以下の3つの最適化をはかることで、低消費電力、DRAM混載、アナログ回路混載を実現するためのプロセス的制約を解決しました。
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