65nm混載DRAMの低消費電力化技術の開発について 2006年2月9日
当社は、65nm世代のシステムLSI向けに、混載DRAMの待機時における消費電力を約1/8に低減できる新技術を開発しました。 DRAMの待機時消費電力を低減するには、データ保持に必要なリフレッシュ動作*1の頻度を減らすことが有効です。 DRAM混載のシステムLSIでは、混載DRAMセルの高速化とデータの信頼性確保、低消費電力化を同時に実現することが高性能化のための課題となっていますが、当社では、今回の新技術をシステムLSI高性能化の一手法として実用化を検討していきます。 なお、今回の成果については、米国サンフランシスコで開催されているISSCC(国際固体素子回路学会)において発表を行いました。
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