ｎＭＯＳとｐＭＯＳではゲート電極に必要な仕事関数が異なるため、それぞれ異なる金属を用いて作り分ける方式（デュアルメタル）が有力視されていますが、各材料専用の加工が必要なため、プロセスが複雑で工程数が増える課題があります。
　 これを解決するため、材料はニッケルシリサイドを共通に用いながら、導入比率の最適化などで作り分ける新プロセスを開発しました（ＩＥＤＭ講演番号２０．１）。

　具体的には、ｎＭＯＳ、ｐＭＯＳのゲート電極にそれぞれ１：３の割合でニッケルを導入し、ゲート材料のシリコンと化合させそれぞれＮｉＳｉ、Ｎｉ_３Ｓｉとします。
　その後、ｎＭＯＳのみゲート絶縁膜の界面にアルミ二ウムを偏析させ、ｎＭＯＳ／ｐＭＯＳそれぞれに適した仕事関数（４．３ｅＶ／４．８５ｅＶ）に作り分けました。

　しかも、ＮｉＳｉ、Ｎｉ_３Ｓｉの材料組成の違いに起因して、ｎＭＯＳ側のみ選択的にアルミニウムを注入できる（同じ加工でもｐＭＯＳにはアルミ二ウムが注入されない）ことを解明し、一度の成膜で済む簡易プロセスを実現しました。

　さらに、金属材料をニッケルからプラチナに変えると、ｎＭＯＳ用のアルミニウム効果を保持したまま、ｐＭＯＳ側の仕事関数を４．９ｅＶ程度に高められることも検証しました。

（２）低抵抗コンタクト技術

　３２ｎｍ以降の世代では、金属化合物（シリサイド）で形成されるソース・ドレイン電極とシリコン拡散層の接触抵抗（コンタクト抵抗）がトランジスタ全体の寄生抵抗の大半を占め、特にチャネル抵抗が元来低いｎＭＯＳ側で大きな性能制約要因となります。今回、これに対応した低抵抗化技術を開発しました（ＩＥＤＭ講演番号６．３）。

　接触抵抗は、金属とシリコンの接合に特有のショットキー障壁という物理現象に由来します。ショットキー障壁は金属材料固有の性質に依存するため、ｎＭＯＳとｐＭＯＳでシリサイド材料を使い分ける（例えばエルビウム（Ｅｒ）とプラチナ（Ｐｔ））提案がありますが、ゲート向けのデュアルシリサイドと同様、プロセスが複雑化し工程数が増える課題があります。

　この課題を解決するため、従来のニッケルシリサイドを継承しながら、ｎＭＯＳ側のニッケルシリサイドと拡散層の界面のみに異種金属を導入して接触抵抗を下げる「メタル偏析プロセス」を開発しました。検証の結果、導入する金属は、希土類金属のイットリウム（Ｙ）などが適することを解明し、ｎＭＯＳにおけるショットキー障壁を０．１ｅＶ低減することに成功しました。これは、接触抵抗をおよそ１／４に低減する効果に相当します。

（３）（１１０）面ｐＭＯＳ高性能化技術

　シリコンの結晶面方位を通常の（１００）面から結晶格子の切り出し方を変えた（１１０）面を用いると、ｐＭＯＳトランジスタを高速化できることが知られていますが、今回、性能向上要因の分析と３２ｎｍ世代に適用した検証を行いました（ＩＥＤＭ講演番号１１．２）。
　また、（１１０）面ｐＭＯＳ特性の詳細な測定を通じて、３２ｎｍでは通常面の場合に対し、６倍程度の性能差が生じることを示しました（ＩＥＤＭ講演番号２８．３）。

　（１１０）面ｐＭＯＳの高速化要因の分析により、従来から知られている高いキャリア移動度に加えて、ゲート容量も高水準にあると判明しました。ゲート容量が高いほど電荷キャリアをチャネル部により多く引き付けることができ、高速化（トランジスタのＯＮ電流の増大）につながります。３２ｎｍ世代の微細ｐＭＯＳトランジスタにシリコン格子歪み０．６％相当の圧縮応力を持つ埋め込みＳｉＧｅ構造を組み合わせて１９％の高速化を達成し、０．７Ｖの低電圧においても３０％の性能改善を確認しました。

　また、微細化に伴う基板不純物濃度の増大とキャリア移動度の関係などについても研究を行い、３２ｎｍ世代では、通常の（１００）面を用いる場合に比べ（１１０）面の場合はｐＭＯＳの移動度が６倍高いことを解明しました。