ニュースリリース

無線通信ＩＣの高周波発振器の位相雑音低減技術について

  当社は、無線通信ＩＣの高周波発振器におけるオールデジタル周波数シンセサイザの位相雑音を従来の１０分の１に低減する技術を開発しました。これにより、無線LANやＷｉＭＡＸなどの高速通信向け無線通信ＩＣの小型化が可能となります。

　従来アナログ回路とデジタル回路で構成されていた高周波発振器は、微細化が進むとアナログ部分の設計難易度が上がり、回路面積の削減も難しいため、アナログ回路を使わない「time-to-digital（ＴＤＣ）コンバータ」を利用した回路への置き換えが進んでいます。デジタル化をすることで回路面積は削減されますが、ＴＤＣコンバータに組み込まれるインバータ回路の遅延時間が大きいことにより位相雑音が発生します。ＷｉＭＡＸなどの高速通信規格に適用する場合には高い精度が必要で、位相雑音の低減が課題となっていました。また、従来のＴＤＣコンバータはインバータ回路の遅延時間の大きさが性能を左右するため、製造ばらつきの影響を受けやすいという課題がありました。

　今回開発したTDCコンバータでは、電気信号を感知する基準として、インバータの遅延時間の代わりに周波数シンセサイザの出力信号の周期を用いました。これにより、量産時にも製造ばらつきの影響を受けにくく、安定した発振器の性能を得ることができます。また、位相雑音を低減するため、2つのインバータの出力を抵抗の小さい導体で接続した補間回路を新設しました。この回路を用い、周波数シンセサイザの出力信号の周期を分割する「補間」を3回行うことで、位相雑音を従来の１０分の１に低減しました。
  今回、６５ｎｍＣＭＯＳプロセスで製造したオールデジタル周波数シンセサイザの位相雑音は－１０４ｄＢｃ／Ｈｚ（デシベルキャリア／ヘルツ）に低減しました。また、回路面積は０．１８平方ミリメートルで、現在使われているアナログ回路を用いた製品に比べ、大幅な小型化に成功しました。

　当社は、今後も本技術を用いた製品の実用化に向けた研究開発を継続することで、小面積の無線通信ＩＣの実現を目指します。なお、本成果は、京都で開催中の国際学会ＶＬＳＩシンポジウム２０１１において６月１６日に発表します。